1G UES – 非网管以太网交换机IP核
非网管以太网交换机IP核（UES）在可配置设备上实现了即插即用的以太网交换。它不需要外部配置，旨在使用最少的资源解决最大的吞吐量。
该交换机实现了一个无阻塞交叉开关矩阵，该矩阵允许所有端口之间进行线速通信。交换机在转发每个帧之前先对其进行缓存和验证。然而，等待时间已被最小化到纳秒级。此外，UES支持IEEE 1588 V2透明时钟功能。该功能可纠正引入交换机产生的错误的PTP帧，从而使IEEE 1588同步设备之间的互连保持最高水平的准确性。
UES是实现基于以太网的工业网络的理想以太网交换机IP。它为以太网PHY设备提供MII/GMII/RGMII本机接口，并且可以与Xilinx IP结合使用，以在其他接口中支持RMII或SGMII。它还支持将AXI4-Stream接口连接到其他不具有MAC基接口的IP内核。
以下Xilinx FPGA系列可以支持UES：
- 7-Series (Zynq, Spartan, Artix, Kintex, Virtex)
- Ultrascale (Kintex, Virtex)
- Ultrascale+ (Zynq MPSoC, Kintex, Virtex)
- Versal ACAP
用于Xilinx Vivado工具的非网管以太网交换机IP内核
通过利用新的Xilinx Vivado工具，可以将UES 轻松集成到您的FPGA设计中，该工具允许在图形用户界面中使用IP内核并以简便的方式配置IP参数。
非网管以太网交换机IP核的主要功能：
- 即插即用：无需配置
- 高性能：实现端口之间的全交叉矩阵以实现最大吞吐量
- 快速：由于SoC-e专有的MAC地址匹配机制，大大缩短了延迟时间
- 高效：经过优化，仅需很少的逻辑资源即可在低成本FPGA器件上实现
- 灵活：完全可扩展且可配置，以获得最佳的功能-尺寸平衡。以下参数设计员可用：
- 端口数量：可配置的3至16个以太网端口
- 缓冲区队列长度
- IEEE透明时钟功能
- 自动：MAC地址学习和老化（默认情况下，存储容量为2048个MAC地址）。
通过利用新的Xilinx Vivado工具，可以将UES 轻松集成到您的FPGA设计中，该工具允许在图形用户界面中使用IP内核并以简便的方式配置IP参数。
参考设计支持的板：
- SoC-e SMARTzynq brick（推荐）
